• 专利附录
  • 专利说明
  • 权利要求
  • 类似技术
  • 同族专利
  • 引用文献
  • 法律状态
  • 优先权
    • 专利摘要:

    公开号:WO1989004015A1
    申请号:PCT/JP1988/000976
    申请日:1988-09-22
    公开日:1989-05-05
    发明作者:Shoichi Otsuka
    申请人:Fanuc Ltd；
    IPC主号:G06F13-00
    专利说明:
    [0001] 明 細 マルチマスタ一バス方式 技 術 分 野
    [0002] 本発明はマルチマスターバスを使用した数値制御装置 （ C N C ) 、 ロボ ッ ト制御装置等のマルチマスターバス方式に関 し、 特にディ ジーチヱ一ン形式の信号をプリ ン ト板が実装さ れていないス ロ ッ ト を自動的にノ イ ノ、'スする よ う に したマ ル チマスターバス方式に関する。 背 景 技 術
    [0003] マルチマスターバスを使用した数値制御装置 （ C N C ) 、 ロボッ ト制御装置等では各機能をプリ ン ト扳単位でモジユ ー ル化しておき、 必要に応じてそれらの組合せで要求使用を滴 足させるビルディ ングブ口 ッ ク方式が広 く 採用されている。 これは、 要求される仕様が複雑化し、 個々 の要求仕樣ごとに 設計、 製造する こ とが困難なためであり、 こ のよ う な ビルデ イ ングブロ ック方式によって、 納期も短縮される。 従って、 必要のないス ロ ッ ト はプリ ン ト板が実装されない。
    [0004] 一方、 マルチマスターバスを使用 した数値制御装置 （ C N C ) 等の制御装置では、 バスマスターの支配権を調停するァ ク ノ リ ツ ジ信号等はディ ジ一チ ェ一ン方式の信号接続形式が 採用されている。
    [0005] こ の結果、 プリ ン ト板が実装されていないス口 ッ ト につい てはディ ジーチューン形式の信号をバイパスさせる必要があ り 従来は設定ピン、 あるいはバッ クパネル上のス トラ ップ 線等で、 その設定を行っていた。
    [0006] しかし、 従来の設定ビン等では、 プリ ン ト板の追加、 削除 を行う度に設定を行う必要がある。 その度に ドウ ユア、 ソフ トウエアの知識のある技術者が設定をする必要があり、 誤って設定すると、 装置が正常に勖作しな く なる という問題 点があった。 発 明 の 開 示
    [0007] 本発明の目的は上記問題点を解決し、 ディ ジーチュー ン形 式の信号がプリ ン ト板が実装されていないスロ ッ トを自動的 にバイパスするようにしたマルチマスターバス方式を提拱す る ことにある。
    [0008] 本発明では上記の問題点を解決するために、
    [0009] マルチマスターバスを使用し、 ディ ジーチニーン形式の信 号を有するマルチマスタ一バス方式において、
    [0010] 空スロ ッ トに対して、 プリ ン ト板が実装されていないこ と を検出する検出面路と、
    [0011] 該検出回路の信号によって、 信号をバイパスさせるバイパ ス面路.と、
    [0012] を有する こ とを特徵とするマルチマスターバス方式が、 提供される。
    [0013] プリ ン ト板が実装されていない空スロ トのときに、 ィ レベルになる信号て、 バィ パス回路を有効にする- ディ ジーチヱー ン形式の信号はバイ パス回路でこ の信号に よって、 自動的にバイ パスされる。 図 面 の 簡 単 な 説 明 第 1 図は本発明の一実施例のマルチマスターバス方式のブ ロ ッ ク図である。 発明を実施するための最良の形態 以下、 本発明の一実施例を図面に基づいて説明する。
    [0014] 第 1 図に本発明の一実施例のマルチマスターバス方式のブ ロ ッ ク図を示す。 図において、 1、 2、 3 はそれぞれ （ n 卞 2 ) 、 （ n 十 1 ) 、 n番目のスロ ッ トであり、 必要に応じて 各機能を有するプリ ン ト板が実装され、 或いは必要がないと き は、 空ス ロ ッ ト となる。
    [0015] 4 は制御ラ イ ンであり、 バス リ クエス ト信号に使用されて おり、 信号はワ イ ヤ ド ッ トオア形式になっている。 5 はディ ジーチューン形式の信号ラ イ ンであり、 こ こではバス の支配 権を調停するためのァク ノ リ ッ ジ信号ラ イ ンであ り 、 各ス π ッ 卜のプリ ン ト板を経由して結合されている。 各プリ ン ト板 は図示されていない他のバス調停機能を有するモジユールか らのァク ノ リ ッ ジ信号を必要なときに取り込み、 必要がない ときは、 入力信号をそのまま出力する。 R n + 2 、 R„ . , 、 R n はそれぞれ、 各スロ ッ トのプルア ップ抵抗であり、 各ス ロ ッ ト にプリ ン ト板が実装されている とき は、 電源― V と反対 側の信号 B E Tは口 ウ レべルになり、 プリ ン ト扳が実装され ていないときは、 ノヽィ レベルとなる c
    [0016] 6 はァクノ リ ッ ジ信号ライ ンのバイ ノ ス用のライ ンであり、 ソ ッファ B Fn + 27、 B Fn + 18、 B Fn 9がそれぞれのス ロ ッ トに対応して設けられている。 これらのスリースティ ド ノ ッファ は各ス D ッ トからの信号 B E Tによって、 制御され、 信号 B E Tがハイ レベルのときは出力がァクティ グ状態とな り、 ロウ レベルのときは出力がフローティ ング状態になる。 従って、 スロ ッ ト （ n十 2 ) 1 とス ロ ッ ト （ n ) 3にプリ ン ト板が実装され、 ス ロ ッ ト （ n + 1 ) にプリ ン ト板が実装 されていないとする と、 各スロ ッ トの信号とバッ フ ァ の状態 は、
    [0017] B E Tn + 2 ロウ レベル
    [0018] ノ ッ フ ァ B F η + ζ 7出力フ ローテ ィ ング
    [0019] Β Ε Τ η+ 1 ノヽィ レべ レ
    [0020] ノ ッ フ ァ B F η+ , 8出力アク ティ ブ
    [0021] Β Ε Τ„ 口 ウ レべ レ
    [0022] ノ フ フ ァ B F η 9出力フ ローテ ィ ング
    [0023] となり、 ブリ ン ト板の実装されていないスロ ッ ト （ η ÷ 1 )
    [0024] 2 はディ ジ一チェーン形式のァクノ リ ッ ジ信号が、 ッファ B Fn + 18を経由して、 通過する。 他のス π ッ ト はそれぞれ のプリ ン ト板によって、 ァクノ リ ッジ信号が取り込まれる。 勿論、 設定等の作業は必要な く、 他のス D ッ ト もプリ ン ト板 が実装されなければ、 ァクノ リ ッジ信号は自動的にバィパス する。
    [0025] 上記の説明ではデイ ジ一チューン形式の信号と して、 バス マスター権のァクノ リ ッ ジ信号で説明したが、 ァク ノ リ ッ ジ 信号に限らず他のディ ジ一チュー ン形式の信号な ら同様に制 御する こ とができる。
    [0026] 以上説明したように本発明では、 プリ ン ト板が実装されな いときの、 バイパス信号でディ ジーチヱーン形式の信号をバ イ ノ、。ス用のノ ·ッファでバイ ノ、 ·スさせるよう にしたので、 ディ ジーチューン形式の信号がブリ ン ト板の実装状態で、 自動的 にバイパスされ、 設定等の作業が必要な く なり、 ブリ ン ト板 の追加、 削除等のシステムの変更作業が不要となり、 設定の 誤り による システムの誤動作も防止できる。
    权利要求:
    Claims請 求 の 範 囲
    1 . マルチマスターバスを使用し、 ディ ジーチ''エ ー ン形式 の信号を有するマルチマスターバス方式において、
    空スロ ッ トに対して、 プリ ン ト板が実装されていないこと を検出する検出回路と、
    該検出回路の信号によって、 信号をバイバスさせるバイパ ス回路と、
    を有することを特徽とするマルチマスターバス方式。
    2 . 前記ディ ジーチューン形式の信号は割込優先回路のァ クノ リ ッジ信号であることを特徴とする特許請求の範囲第 1 項記載のマルチマスターバス方式。
    类似技术:
    公开号 | 公开日 | 专利标题
    US4484273A|1984-11-20|Modular computer system
    US4138732A|1979-02-06|Data transfer control system
    US7076591B2|2006-07-11|PCI arbiter with hot plug controller support
    US5898846A|1999-04-27|CPU interconnect system for a computer
    EP1248203B1|2007-01-03|Universal serial bus circuit to detect connection status
    US5263172A|1993-11-16|Multiple speed synchronous bus having single clock path for providing first or second clock speed based upon speed indication signals
    US4363094A|1982-12-07|Communications processor
    US4538273A|1985-08-27|Dual input watchdog timer
    US4831514A|1989-05-16|Method and device for connecting a 16-bit microprocessor to 8-bit modules
    US5619661A|1997-04-08|Dynamic arbitration system and method
    KR940011670B1|1994-12-23|인터럽트 컨트롤러
    US4257099A|1981-03-17|Communication bus coupler
    US6209051B1|2001-03-27|Method for switching between multiple system hosts
    US6154498A|2000-11-28|Computer system with a semi-differential bus signaling scheme
    US5761450A|1998-06-02|Bus bridge circuit flushing buffer to a bus during one acquire/relinquish cycle by providing empty address indications
    US5963979A|1999-10-05|System for updating inactive system memory using dual port memory
    EP0184657A2|1986-06-18|Multicomputer digital processing system
    US6077306A|2000-06-20|Bus interface slicing mechanism allowing for a control/data path slice
    EP0458304B1|1997-10-08|Direct memory access transfer controller and use
    US5557754A|1996-09-17|Computer system and system expansion unit
    US6112271A|2000-08-29|Multiconfiguration backplane
    US4593349A|1986-06-03|Power sequencer
    US4396978A|1983-08-02|Multiprocessor system with switchable address space
    DE69530788T2|2004-03-18|Serielles unterbrechungs-bus-protokoll
    CA1221173A|1987-04-28|Microcomputer system with bus control means forperipheral processing devices
    同族专利:
    公开号 | 公开日
    JPH01109457A|1989-04-26|
    引用文献:
    公开号 | 申请日 | 公开日 | 申请人 | 专利标题
    法律状态:
    1989-05-05| AK| Designated states|Kind code of ref document: A1 Designated state(s): KR US |
    1989-05-05| AL| Designated countries for regional patents|Kind code of ref document: A1 Designated state(s): DE FR GB |
    优先权:
    申请号 | 申请日 | 专利标题
    [返回顶部]